NEC、C言語からASIC/FPGA回路を合成可能な設計ツールを提供――設計工数1/6削減に貢献

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NECは2017年1月19日、C言語からASIC/FPGA回路を合成可能な設計ツール「CyberWorkBench」を台湾大手ファブレスICベンダのFaradayに提供したと発表した。Faradayは通信制御用FPGAの設計ツールとして同製品を活用し、低遅延(高周波数)・低レイテンシ(短い動作サイクル数)な回路の合成を実現するとともに、従来の人手による回路への変換に比べて設計工数を1/6に削減したという。

CyberWorkBenchは、C言語で記述したLSIの機能を、必要な回路規模(面積)や動作性能の条件を満たす回路に自動変換し、設計期間を短縮するための高位合成・動作検証ツール群だ。人工衛星、通信機器、基幹系サーバなど、高い信頼性が求められる機器の制御LSI設計ツールとして利用実績があり、2006年の販売開始から現在まで国内外の製造業100社以上に導入されている。

Faradayは今回CyberWorkBenchを導入し、低遅延・低レイテンシな回路の合成に成功した。これら2つの制約を満たす回路の合成は、経験豊富なRTL設計者にも困難だ。だがCyberWorkBenchは、C言語で記述した機能から低遅延・低レイテンシな回路を合成するさまざまなオプション機能を備えている。Faradayはこれらのオプションを利用することで、高性能な通信機器の物理層における低遅延・低レイテンシの仕様を満たす回路を合成できた。

CyberWorkBenchの活用は、設計工数の大幅な削減にも寄与した。一般に設計の初期段階では、回路で実現したい機能をC言語で記述する。だが、低レイテンシな回路を設計する場合は、C言語で記述した機能を、高性能処理を実現する内容へ変更する必要がある。従来の人手によるRTL設計では、こうした変更があると多大な修正作業が必要な上、誤りの混入防止が困難だった。

一方でCyberWorkBenchは、C言語で記述した機能の変更内容を自動的に回路に反映することが可能だ。FaradayはCyberWorkBenchを活用することで、設計工数を従来比1/6に削減するだけでなく、誤りの混入防止にも成功した。

NECは今後、CyberWorkBenchのFaradayへの提供実績を活かし、LSIを設計するさまざまな製造業に同製品を拡販することで、企業の競争力強化に貢献していくとしている。

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